利用一種創(chuàng)新的軟件擴展增加設(shè)計驗證功能，可以在
PCB設(shè)計的原理圖擷取階段實現(xiàn)可測試性設(shè)計(DFT)途徑。
「確保設(shè)計正確」(right by design)這個概念意味著業(yè)經(jīng)討論的設(shè)計總會如預(yù)期般地順利作業(yè)，因此，一旦設(shè)計「正確」，就不需要測試了。原則上，雖然確實如此，測試并不是發(fā)現(xiàn)設(shè)計缺陷的主要手段，它只是產(chǎn)品開發(fā)中的一個環(huán)節(jié)。
雖然在任何時候都可能出現(xiàn)新的「缺陷」，但在設(shè)計階段之后出現(xiàn)的故障完全有可能是由制造過程引起的，特別是對于成熟的產(chǎn)品來說。例如，發(fā)生在波焊(wave soldering)過程中的潛在制造缺陷就可列出一長串的清單，包括：不完整的焊點、干裂或球形焊點、焊盤或阻焊劑隆起、焊盤污染、錫球；當(dāng)然還有開路和焊接短路。
上述任何缺陷都可能讓電路板(PCB)停擺，有些問題則可能等到交貨很長一段時間后才被發(fā)現(xiàn)。采用「可制造性設(shè)計」(DFM)方法有助于使發(fā)生這類缺陷的可能性降至最低，這些措施一般最佳應(yīng)用在PCB布局階段。透過現(xiàn)代設(shè)計工具在此階段施加一些設(shè)計規(guī)則，有助于實現(xiàn)DFM的自動化。
不管電路板的布局設(shè)計得多好，制造過程中的缺陷都是不可避免的，因此必須在產(chǎn)品出貨前透過測試途徑發(fā)現(xiàn)。采用可測試性設(shè)計(DFT)途徑可以確保檢測和定位出制造缺陷，即使故障發(fā)生在表面黏著元件之下。相較于嚴格的設(shè)計「規(guī)則」——如走線間的最小間距或在指定層上的布線，DFT途徑需要更早更廣泛的采用，并在原理圖擷取階段進行建置。
DFT確保設(shè)計正確
可測性設(shè)計也許比可制造性設(shè)計的主觀性更強。由于受到成本、空間或復(fù)雜度的限制，對于某一項設(shè)計看似正確的方法，對另一個設(shè)計來說可能是不正確的。然而，IC制造商們幾乎一致同意的是，在復(fù)雜的整合元件中包含邊界掃描等DFT技術(shù)如今已經(jīng)成為常態(tài)。
雖然JTAG經(jīng)常用于除錯執(zhí)行于微處理器上的軟件，但邊界掃描具有更寬的應(yīng)用范圍。邊界掃描的開發(fā)主要用于發(fā)現(xiàn)「隱藏」在先進的表面黏著元件(通常是球閘陣列或BGA元件)下方的制造缺陷。
邊界掃描提供的測試存取層級明顯高于其它許多測試形式，也更具成本效益，因為它「內(nèi)建」于元件之中，因而不至于增加這些元件的成本。大多數(shù)的FPGA/CPLD和處理器(包括微控制器)以及一些固定功能的元件(如乙太網(wǎng)路收發(fā)器、介面控制器和PCI Express PHY)現(xiàn)在都建置了邊界掃描功能。
存取一款制造產(chǎn)品中的邊界掃描功能，必須采用合適的專業(yè)硬體和軟件，并確保設(shè)計可提供這種存取是免費的；它只要求在開發(fā)的原理圖擷取階段采用DFT途徑。試圖在PCB布局設(shè)計期間或其后建置或校正邊界掃描鏈?zhǔn)菦]有用的；確保在原理圖擷取期間的設(shè)計正確、更加簡單，因而也更具成本效益。
實現(xiàn)正確的設(shè)計掃描鏈
邊界掃描要用專門的匯流排實現(xiàn)，這種匯流排由4個或5個訊號組成。這些訊號統(tǒng)稱為測試接取埠(TAP)，必須正確地連接到菊鍊配置(即掃描鏈)中所有具有JTAG功能的IC。TAP先從連接器布線到掃描鏈中的第一個IC，然后到第二個，以此類推，一直到掃描鏈中的最后一個IC后再回到連接器。
圖1：邊界掃描鏈依序連接PCB上具有JTAG功能的元件，從而進行測試存取以執(zhí)行連接與功能測試
掃描鏈的順序特性意味著邊界掃描測試圖案必須通過每個元件，然后返回連接器。因此，掃描鏈中必須毫無中斷或脆弱的連接。這將帶來許多DFT的考慮因素，例如確保掃描鏈連接到設(shè)計中每個具有JTAG介面的IC、掃描鏈中TAP訊號必須正確連接到這些IC的正確接腳，以及TAP訊號使用了建議的的終端連接。
除了定義TAP的電氣特性，IEEE 1149.1(邊界掃描)標(biāo)淮還定義了掃描鏈的協(xié)定。這有助于辨識元件、用于TAP的接腳以及元件支援的測試功能。這些資訊儲存在一個稱為邊界掃描描述語言檔(BSDL)的專用檔案中；相容JTAG的每個IC都必須有一個與之相關(guān)的BSDL檔。儲存在這個檔案中的資訊可以讓專業(yè)的軟硬體供應(yīng)商開發(fā)出在測試過程中用于存取和控制JTAG元件的產(chǎn)品。
DFT的自動化
檢查掃描鏈中所有JTAG元件是否正確連接通常是一個人為的過程，因此就像其它任何人工設(shè)計過程一樣極易于發(fā)生人為錯誤。但最近已經(jīng)能為邊界掃描鏈實現(xiàn)自動化的設(shè)計驗證了。藉由其邊界掃描測試的專業(yè)技能，XJTAG已經(jīng)為Altium Designer開發(fā)出免費的軟件擴展，以輔助邊界掃描鏈的設(shè)計驗證，從而使得這個設(shè)計環(huán)境的DFT性能達到了全新的層次。
這個軟件擴展被稱為XJTAG DFT Assistant，它使用Altium Designer在原理圖擷取階段產(chǎn)生的網(wǎng)表，形成了掃描鏈如何在設(shè)計中進行連接的簡圖。再透過將BSDL檔案導(dǎo)入專案中進行補充，讓它理解掃描鏈應(yīng)該如何布線。如此一來，擴展功能不僅可以檢查原理圖中的掃描鏈連接，還能顯示提供給邊界掃描軟硬體的測試存取層級。
圖2：邊界掃描可以找出「隱藏」在BGA下方的制造缺陷
這一軟件擴展透過兩個主要的功能達到目的：XJTAG Chain Checker和XJTAG Access Viewer。所收集的資料還可以匯出，用于XJTAG的邊界掃描測試開發(fā)環(huán)境XJDeveloper。因此，它可為JTAG元件和非JTAG元件支援邊界掃描測試功能的開發(fā)。如果在設(shè)計時考慮邊界掃描測試功能，就可以擴展測試存取到更多的電路。藉由XJTAG Access Viewer功能，設(shè)計人員可以監(jiān)測、評估和儘量提高在原理擷取階段的測試存取能力，這是在導(dǎo)入這種免費的軟件擴展之前無法自動驗證的功能。
其關(guān)鍵在于這種軟件擴展還能夠在PCB設(shè)計進入布局階段之前，及早檢測出掃描鏈中的錯誤。藉由使其成為設(shè)計過程的一部份，XJTAG DFT Assistant有助于讓設(shè)計人員避免阻止掃描鏈作業(yè)中常見的故障，例如錯誤的TAP訊號布線或訊號端接不良。也許更重要的是，它能提示電路板設(shè)計人員哪些IC可以存取邊界掃描測試，從而標(biāo)示出應(yīng)該連接的所有IC，以及哪些IC或設(shè)計區(qū)域目前無法存取邊界掃描測試，但可以透過設(shè)計修改進行存取。
隨著設(shè)計的進展，這些功能可以反覆使用，從而確保盡可能地利用測試存取功能，以及使邊界掃描鏈得到正確的設(shè)計。開發(fā)人員手中掌握這些資訊不僅有助于其更加明白如何建置邊界掃描，也有利于在原理圖設(shè)計中實現(xiàn)整個DFT途徑的自動化。
圖3：XJTAG DFT Assistant的Access Viewer模式可以清楚地顯示可用的測試存取層級，讓電路板設(shè)計人員在展開PCB布局以前的原理圖擷取階段盡可能地提高測試存取能力
了解邊界掃描和BSDL檔案有助于像XJTAG等業(yè)者開發(fā)出從原型到量產(chǎn)的整個產(chǎn)品生命周期中都必須使用邊界掃描功能的軟硬體產(chǎn)品。利用這種專業(yè)知識為Altium Designer開發(fā)免費的擴展軟件，開發(fā)人員現(xiàn)在可以存取功能強大的設(shè)計驗證技術(shù)，大幅提高第一次就成功的開發(fā)能力。
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